恢复余数除法运算器逻辑结构
例:13 ÷ 3。先做入口判定;需要逐位试减时,`Y` 保存除数,`R` 保存余数,`Q` 初始保存被除数并逐步写入商。
除数寄存器 Y
0011
32 位 ALU
加 / 减
余数寄存器 R
0000
余数/商寄存器 Q
1101
64 位
控制逻辑
计数器 Cn
判断 R 正负
32
32
32
左移
R 正负送控制逻辑
加/减
左移
写商位
当前步骤
寄存器观察
上一步
下一步